In SR NAND Gate bistabile circuito, la condizione di ingresso indefinita SET = '0' e RESET = '0' è vietata. È lo svantaggio delle infradito SR. Questo stato:
- Ignora l'azione di blocco del feedback.
- Forza entrambe le uscite a essere 1.
- Perde il controllo da parte dell'ingresso, che prima va a 1, e l'altro ingresso rimane '0' in base al quale viene controllato lo stato risultante del latch.
Abbiamo bisogno di un inverter per evitare che ciò accada. Colleghiamo l'inverter tra gli ingressi Set e Reset per produrre un altro tipo di circuito flip flop chiamato Infradito D , Flip flop ritardato, bistabile di tipo D, flip flop di tipo D.
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Il flip flop D è il flip flop più importante tra gli altri tipi con clock. Garantisce che allo stesso tempo entrambi gli ingressi, cioè S e R, non siano mai uguali a 1. Il flip-flop Delay è progettato utilizzando un gate Infradito SR con un inverter collegato tra gli ingressi consentendo un unico ingresso D(Dati).
Questo singolo ingresso dati, etichettato come 'D', viene utilizzato al posto dell'ingresso 'Set' e per l'ingresso complementare 'Reset', viene utilizzato l'inverter. Pertanto, il flip flop di tipo D o D sensibile al livello è costruito da un flip flop SR sensibile al livello.
Quindi, qui S=D e R= ~D(complemento di D)
Diagramma a blocchi
Schema elettrico
Sappiamo che il flip-flop SR richiede due ingressi, ovvero uno per 'SET' l'uscita e un altro per 'RESET' l'uscita. Utilizzando un inverter, possiamo impostare e ripristinare le uscite con un solo ingresso poiché ora i due segnali di ingresso si completano a vicenda. Nel flip flop SR, quando entrambi gli ingressi sono 0, quello stato non è più possibile. È un'ambiguità che viene rimossa dal complemento in D-flip flop.
Nel flip flop D, il singolo ingresso 'D' viene definito ingresso 'Dati'. Quando l'ingresso dati è impostato su 1, il flip flop verrà impostato e quando è impostato su 0, il flip flop cambierà e verrà ripristinato. Tuttavia, ciò sarebbe inutile poiché l'uscita del flip flop cambierebbe sempre ad ogni impulso applicato a questo ingresso dati.
L'ingresso 'CLOCK' o 'ENABLE' viene utilizzato per evitare ciò e isolare l'ingresso dati dal circuito di bloccaggio del flip flop. Quando l'ingresso del clock è impostato su vero, la condizione dell'ingresso D viene copiata solo sull'uscita Q. Ciò costituisce la base di un altro dispositivo sequenziale denominato D Infradito .
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Quando l'ingresso dell'orologio è impostato su 1, gli ingressi 'set' e 'reset' del flip-flop sono entrambi impostati su 1. Quindi non cambierà lo stato e memorizzerà i dati presenti sulla sua uscita prima che si verificasse la transizione dell'orologio. In parole semplici, l'uscita è 'bloccata' su 0 o 1.
Tabella della verità per il flip flop di tipo D
I simboli ↓ e ↑ indicano la direzione dell'impulso dell'orologio. Le infradito di tipo D assumevano questi simboli come trigger sul fronte.