Le infradito SR Flip Flop o Set-Reset presentano numerosi vantaggi. Ma presenta i seguenti problemi di commutazione:

• Quando gli ingressi Set 'S' e Reset 'R' sono impostati su 0, questa condizione viene sempre evitata.
• Quando l'ingresso Set o Reset cambia il proprio stato mentre l'ingresso di abilitazione è 1, si verifica l'azione di blocco errata.

Il JK Flip Flop elimina questi due inconvenienti Infradito SR .

IL Infradito JK è una delle infradito più utilizzate nei circuiti digitali. Le infradito JK sono infradito universali con due ingressi 'J' e 'K'. Nel flip flop SR, la 'S' e la 'R' sono le lettere abbreviate per Set e Reset, ma J e K non lo sono. J e K sono lettere autonome scelte per distinguere il design delle infradito da altri tipi.

Le infradito JK funzionano allo stesso modo delle infradito SR. Le infradito JK hanno le infradito 'J' e 'K' invece di 'S' e 'R'. L'unica differenza tra il flip flop JK e il flip flop SR è che quando entrambi gli ingressi del flip flop SR sono impostati su 1, il circuito produce gli stati non validi come uscite, ma nel caso del flip flop JK non ci sono stati non validi anche se entrambi Le infradito 'J' e 'K' sono impostate su 1.

Il JK Flip Flop è un flip-flop SR con gate avente l'aggiunta di un circuito di ingresso clock. La condizione di uscita non valida o illegale si verifica quando entrambi gli ingressi sono impostati su 1 e vengono impediti mediante l'aggiunta di un circuito di ingresso clock. Quindi, il flip-flop JK ha quattro possibili combinazioni di input, ovvero 1, 0, 'nessuna modifica' e 'commuta'. Il simbolo delle infradito JK è lo stesso di Chiusura bistabile SR fatta eccezione per l'aggiunta di un ingresso orologio.

Diagramma a blocchi:

Schema elettrico:

Nel flip flop SR, entrambi gli ingressi 'S' e 'R' sono sostituiti da due ingressi J e K. Ciò significa che l'ingresso J e K equivale rispettivamente a S e R.

Le due porte AND a 2 ingressi sono sostituite da due porte NAND a 3 ingressi. Il terzo ingresso di ciascuna porta è collegato alle uscite Q e Q'. L'accoppiamento incrociato del flip-flop SR consente di utilizzare la precedente condizione non valida di (S = '1', R = '1') per produrre l''azione di commutazione' poiché i due ingressi sono ora interbloccati.

Se il circuito è 'impostato', l'ingresso J viene interrotto dalla posizione '0' di Q attraverso la porta NAND inferiore. Se il circuito è 'RESET', l'ingresso K viene interrotto dalle posizioni 0 di Q attraverso la porta NAND superiore. Poiché Q e Q' sono sempre diversi, possiamo usarli per controllare l'input. Quando entrambi gli input 'J' e 'K' sono impostati su 1, JK attiva/disattiva il flip flop secondo la tabella della verità fornita.

Tabella della verità:

Quando entrambi gli ingressi del flip flop JK sono impostati su 1 e anche l'ingresso del clock ha un impulso 'alto', dallo stato SET allo stato RESET, il circuito verrà commutato. Il flip flop JK funziona come un flip flop di tipo T quando entrambi gli ingressi sono impostati su 1.

Le infradito JK sono delle infradito SR con clock migliorato. Ma soffre ancora di 'gara' problema. Questo problema si verifica quando lo stato dell'uscita Q viene modificato prima che l'impulso di temporizzazione dell'ingresso del clock abbia il tempo di passare 'Spento' . Dobbiamo mantenere una tempistica breve più un periodo (T) per evitare questo periodo.